改善版Nios

日常

昨日までに分かったことをQsysに反映し、プロセッサを作り直した。
最終的なサマリ。

  • Total logic elements 4,147 / 22,320 ( 19 % )
    • Total combinational functions 3,405 / 22,320 ( 15 % )
    • Dedicated logic registers 2,473 / 22,320 ( 11 % )
  • Total registers 2542
  • Total memory bits 413,188 / 608,256 ( 68 % )

何も考えずにクロックと非同期接続を作っていた時に比べて、1000LEほど削減することに成功した。
同じ構成でNios II/fをSOPC Builderで実装しているterasicのデモは5900LE程度なので、Niosの差とQsysでバージョンが新しくなった非同期ブリッジの削減効果でこれぐらい減ってると考えればまあリーズナブルか。


140MHz駆動で、プログラム・データをSDRAMにおいて動作し続けるか耐久試験中。
Niosのクロックは下がったが非同期ハンドシェイクがなくなったことの方が大きいのか動作は速くなっているように見える。
whileループ待ち合わせでLEDを点滅させている状態の点滅速度を目視で確認しただけだが…


ちなみに、マニュアルに記述があったが非同期ハンドシェイクタイプはマスタ側・スレーブ側それぞれで最悪5クロックずつ遅れるらしい。
同期化で4クロック+メタステーブルで1クロック。